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Verilog实现时钟分频(奇数分频，偶数分频)二分频 三分频 四分频 五分频
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多路选择器
多路选择器：在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路。二选一多路选择器 --- 模块框图in_1：输入信号in_2：输入信号sel：控制选择信号out：输出信号二选一多路选择器 --- 波形图in_1、in_2、sel 的波形是随机的。out 的波形根据控制选通信号而定。当 se...
3-8译码器
译码：译码是编码的逆过程，在编码时，每一种二进制的代码，都赋予了特殊的含义，即都表示了一个确定的信号或者对象。把代码状态的特定含义翻译出来的过程叫做译码，实现译码操作的电路称为译码器。译码器：一类多输入多输出的组合逻辑电路器件，其可以分为：变量译码和显示译码两类3-8译码器 模块框图：输出信号定义为...
时序约束(TCL脚本)
get_ports的使用方法如下：# 获取所有端口 get_ports * # 获取名称中包含data的端口 get_ports *data* # 获取所有输出端口 get_ports -filter {DIRECTION == OUT} # 获取所有输入端口 all...
单比特和多比特的信号处理
信号跨时钟域传输时，两个时钟的上升沿相位差没有固定关系，所以采样时钟很容易出现建立保持时间违例而采到亚稳态。使用两级同步器处理：两级同步器能降低亚稳态发生的概率，只是使信号变为稳态再往下传输，保证安全但并不保证正确。如上图，A信号建立保持时间，导致B为亚稳态，但是由于有F3的存在，使其有足够的时间恢...
