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chanra1n 管理员
全栈工程师；PMP、PBA、CSPM、Scrum Master(PSM-II)、敏捷专家；认证高级信息系统项目管理师、高级国际金融硕士在读、工商管理硕士在读、认证中级软件设计师、认证中级硬件工程师、认证中级嵌入式软件工程师、认证中级FPGA工程师；曾就职于中国航天科技集团某单位。 Email：[email protected]
384 篇文章 0 次评论Fly-by、Daisy Chain与T-topology对比
*以下内容的版权归MyFPGA.cn所有，仅用于非营利性的学习和教育目的，未经允许不得私自进行转载、引用或商业用途。在高速数字电路设计中，信号完整性（SI）和时序控制是核心挑战。不同的布线拓扑结构直接影响信号质量、抗干扰能力和系统稳定性。本文将对三种主流高速信号布线拓扑——Fly-by、Daisy...
高速PCB故障诊断与检查手册
*以下内容的版权归MyFPGA.cn所有，仅用于非营利性的学习和教育目的，未经允许不得私自进行转载、引用或商业用途。一、电源完整性故障矩阵故障类型子类根本原因检测方法解决方案预防措施低频纹波100Hz~1MHz范围超标- 电解电容ESR过高（>50mΩ）- 电源平面长宽比>10:1导致阻...
FR4的玻璃纤维经纬走向会影响高频信号的阻抗吗?
FR4基板的玻璃纤维经纬走向确实会对高频信号的阻抗产生可测量的影响，这种效应在10GHz以上尤为显著，主要体现在以下几个方面：1. 介电常数各向异性实测数据：玻璃纤维经向（Warp）介电常数Dk=4.5，纬向（Weft）Dk=4.3（1GHz测试值），差异达4.6%阻抗波动：对50Ω微带线，经向走线...
在Xilinx ZYNQ上移植Ubuntu发行版
一、ZYNQ启动流程原理ZYNQ的启动过程分为三个阶段：FSBL (First Stage Boot Loader)由Vivado/Vitis生成，负责初始化PS端硬件（如DDR、时钟、外设）加载PL端比特流（FPGA配置）移交控制权给第二阶段引导程序（如U-Boot）U-Boot (第二阶段引导程...
FPGA硬件设计(高速设计、低功耗设计、高稳定性)
一、高速硬件设计要点1. 时序收敛与时钟设计全局时钟分配：优先使用FPGA专用时钟引脚（如Xilinx的MRCC/SRCC）和时钟管理模块（如MMCM/PLL），通过差分对（LVDS/HCSL）传递高频时钟。例如，DDR4接口的400MHz时钟需通过MMCM生成并分配至专用时钟网络。时钟树优化：采用...
ZYNQ7010 在线重配置 使用PS配置PL
首先PL端编译后生成重配置用的固件write_cfgmem -format bin -interface SMAPx32 -loadbit {up 0x00000000 "/home/chanra1...
自研板卡ZYNQ7010 V2.1
板卡仿真图：板卡实物图：iperf3 网络测试带宽(≥500Mbits/sec)：DDR测试结果：测试1000次大文件(500MB)读写无异常。测试连续写入速度：126MB/s测试连续读取速度：178MB/sSD测试结果：测试100次大文件(500MB)读写无异常。测试连续写入速度：19.3MB/s...
解决交叉编译arm-linux-gnueabihf/bin/ld: cannot find -*** 的类似报错
交叉编译报错：/usr/lib/gcc-cross/arm-linux-gnueabihf/7/../../../../arm-linux-gnueabihf/bin/ld: cannot find -lpcre /usr/lib/gcc-cross/arm-linu...
10G/25G Ethernet Subsystem(4.1) IP理解和使用 Versal新版本IP
首先新建子系统IP到Block Design:右键IP，打开example design，然后右键xxv_ethernet_0_exdes_support.bd点击Generate Output Products，这一步是为了产生仿真所需的文件，然后就可以仿真了仿真大概56us的时候，就就开始产生信...
自定义Versal BSP创建XSA文件
新建工程：紧接着添加CIPS双击，然后根据你的硬件添加外设，例如我添加SPI的存储器、EMMC和SD卡这里图片截图有问题，GEM0需要勾选MDIO。接下来按OK即可，我们现在开始配置NOC按OK后退出，我们配置这个时钟紧接着创建例化模板：Verilog程序(top.v)`timescale ...
