当前位置:首页 > FPGA > 正文内容

自研板卡 Xilinx A7 100Msps/8bit/2CH ADC WithTrig 千兆以太网 40MBW

chanra1n12个月前 (07-09)FPGA36116

1板卡设计框图

1.1电源

板卡支持DC和Type-C供电两种方式,5V电源通过多个LDO产生数字和模拟用的多路3.3V电源以及-5V运放用电源

image.png

1.2模拟输入

image.png

设计带宽为40Mhz。

image.png

1.3触发输入

image.png

1.4数字部分

image.png

2.测试记录

2.1电源功率

    测试多路电源电压正常,纹波<1%,满足设计目标。

    实测无FPGA情况下整板功率0.59W,带FPGA整板正常模式功率2.5W,全速以太网发送时功率2.9W,满足设计目标。

2.2输入测试

ADC输入波形无明显失真,幅值同仿真结果基本一致。

image.png

在预设电压范围内实测-3dB带宽范围为43Mhz,同仿真结果基本一致。

2.3以太网通信测试

image.png

2.4上位机显示测试

c74d5ed5be899f0559fe2bef6063b5e.png




扫描二维码推送至手机访问。

版权声明:本文由我的FPGA发布,如需转载请注明出处。

本文链接:https://world.myfpga.cn/index.php/post/459.html

分享给朋友:

“自研板卡 Xilinx A7 100Msps/8bit/2CH ADC WithTrig 千兆以太网 40MBW” 的相关文章

Verilog实现时钟分频(奇数分频,偶数分频)二分频 三分频 四分频 五分频

Verilog实现时钟分频(奇数分频,偶数分频)二分频 三分频 四分频 五分频

完整工程文件:clkdiv.zip//------------------------------------------------------// File Name        : clkdiv.v// Author     &nb...

CDC 单脉冲信号处理

CDC 单脉冲信号处理

代码中的Sys_clk其实是没有用到的,项目文件:cdc_single.zip//------------------------------------------------------// File Name        : cdc.v// Autho...

全加器(层次化设计)

全加器(层次化设计)

该篇博客根据上一篇半加器的设计,再结合层次化的设计思想来实现一个全加器!层次化设计理论部分:数字电路中根据模块层次的不同有两种基本的结构设计方法:自底向上的设计方法 和 自顶向下的设计方法自底向上(Bottom-Up)        自底向上的设计是一种传统的设计方法,对设计进行逐次划分的过程是从存...

FPGA时序分析和时序约束

FPGA时序分析和时序约束

时序分析:时序分析的目的就是通过分析FPGA设计中各个寄存器之间的数据和时钟传输路径,来分析数据延迟和时钟延迟之间的关系。一个设计OK的系统,必然能够保证整个系统中所有的寄存器都能够正确的寄存数据。数据和时钟传输路径是由EDA软件,通过针对特定器件布局布线得到的。时序约束:两个作用告知 EDA 软件...