SI5394/SI5395/SI5392 上位机实现直接备份、修改、固化、实时配置时钟管理芯片 示例基于Xilinx Alevo U55C/U50/U280 NVM Program
首先说明这玩意非常麻烦，建议直接联系我付费修改。如果你非要自己修改，可能时间成本比联系我还要贵出很多倍。Firstly, it should be noted that this matter is very troublesome. It is recommended to contact me...
B50612D RGMII Verilog程序设计 UDP Demo
B50612D Datesheet：B50612D-datasheet.pdf对于B50612D这个芯片来说，使用的是RGMII接口，时钟频率和GMII一致，都是1000/8=125Mhz，但是省去了一半的引脚，所以在时钟的双边沿进行传输。一、操作流程芯片提供了一个低有效的复位接口，在上电后需要保持...
Verilog IIC器件枚举工具 SI5341 SI5394等器件也可使用
程序如下：`timescale 1ns / 1ps module i2c_address_scanner ( input wire SYSCLK2_P, ...
自研板卡 Xilinx A7 100Msps/8bit/2CH ADC WithTrig 千兆以太网 40MBW
1板卡设计框图1.1电源板卡支持DC和Type-C供电两种方式，5V电源通过多个LDO产生数字和模拟用的多路3.3V电源以及-5V运放用电源1.2模拟输入设计带宽为40Mhz。1.3触发输入1.4数字部分2.测试记录2.1电源功率 测试多路电源电压正常，...
Alveo U55C数据中心加速卡 安装至服务器并配置环境
板卡的侧面有JTAG接口：侧面有标准8P的供电接口，我用万用表点过试了一下：确认无误后安装至服务器：此时已经可以正确识别到加速卡：根据官方XRT要求，我们的操作系统环境需要为：这里我选择Ubuntu22.04.使用BMC进行远程安装：然后下载安装Vivado，这里过程省略。使用USB线连接到板卡，也...
Fly-by、Daisy Chain与T-topology对比
*以下内容的版权归MyFPGA.cn所有，仅用于非营利性的学习和教育目的，未经允许不得私自进行转载、引用或商业用途。在高速数字电路设计中，信号完整性（SI）和时序控制是核心挑战。不同的布线拓扑结构直接影响信号质量、抗干扰能力和系统稳定性。本文将对三种主流高速信号布线拓扑——Fly-by、Daisy...
高速PCB故障诊断与检查手册
*以下内容的版权归MyFPGA.cn所有，仅用于非营利性的学习和教育目的，未经允许不得私自进行转载、引用或商业用途。一、电源完整性故障矩阵故障类型子类根本原因检测方法解决方案预防措施低频纹波100Hz~1MHz范围超标- 电解电容ESR过高（>50mΩ）- 电源平面长宽比>10:1导致阻...
FR4的玻璃纤维经纬走向会影响高频信号的阻抗吗?
FR4基板的玻璃纤维经纬走向确实会对高频信号的阻抗产生可测量的影响，这种效应在10GHz以上尤为显著，主要体现在以下几个方面：1. 介电常数各向异性实测数据：玻璃纤维经向（Warp）介电常数Dk=4.5，纬向（Weft）Dk=4.3（1GHz测试值），差异达4.6%阻抗波动：对50Ω微带线，经向走线...
FPGA硬件设计(高速设计、低功耗设计、高稳定性)
一、高速硬件设计要点1. 时序收敛与时钟设计全局时钟分配：优先使用FPGA专用时钟引脚（如Xilinx的MRCC/SRCC）和时钟管理模块（如MMCM/PLL），通过差分对（LVDS/HCSL）传递高频时钟。例如，DDR4接口的400MHz时钟需通过MMCM生成并分配至专用时钟网络。时钟树优化：采用...
ZYNQ7010 在线重配置 使用PS配置PL
首先PL端编译后生成重配置用的固件write_cfgmem -format bin -interface SMAPx32 -loadbit {up 0x00000000 "/home/chanra1...
