当前位置:首页 > FPGA > 正文内容

解决INCISIVE152仿真时遇到GND冲突的问题

chanra1n2年前 (2023-01-11)FPGA4247

如果遇到如图库冲突的问题,

image.png

ncelab: *E,MULVLG: Possible bindings for instance of design unit 'INV' in 'worklib.top:v' are:
        uni9000_ver.INV:module
        unisims_ver.INV:module

这时候可以把工程路径下的cds.lib中的

INCLUDE /usr/local/eda_tools/Cadence/INCISIVE152/tools.lnx86/inca/files/cds.lib
DEFINE secureip  /usr/local/eda_tools/xilinx_lib/ise_12_3_ncsim/secureip
DEFINE unimacro  /usr/local/eda_tools/xilinx_lib/ise_12_3_ncsim/unimacro
DEFINE unisim  /usr/local/eda_tools/xilinx_lib/ise_12_3_ncsim/unisim
DEFINE unisims_ver  /usr/local/eda_tools/xilinx_lib/ise_12_3_ncsim/unisims_ver
DEFINE unimacro_ver  /usr/local/eda_tools/xilinx_lib/ise_12_3_ncsim/unimacro_ver
DEFINE simprim  /usr/local/eda_tools/xilinx_lib/ise_12_3_ncsim/simprim
DEFINE simprims_ver  /usr/local/eda_tools/xilinx_lib/ise_12_3_ncsim/simprims_ver
DEFINE xilinxcorelib  /usr/local/eda_tools/xilinx_lib/ise_12_3_ncsim/xilinxcorelib
DEFINE xilinxcorelib_ver  /usr/local/eda_tools/xilinx_lib/ise_12_3_ncsim/xilinxcorelib_ver
DEFINE uni9000_ver  /usr/local/eda_tools/xilinx_lib/ise_12_3_ncsim/uni9000_ver
DEFINE cpld  /usr/local/eda_tools/xilinx_lib/ise_12_3_ncsim/cpld
DEFINE cpld_ver  /usr/local/eda_tools/xilinx_lib/ise_12_3_ncsim/cpld_ver


DEFINE uni9000_ver  /usr/local/eda_tools/xilinx_lib/ise_12_3_ncsim/uni9000_ver

前面加上#注释掉,或者直接删除该行也可以。

因为我们可以从上面的截图里面看的,提示有重复的设计单元在两个库了,uni9000_ver是我们工程没用到的,故可以注释。

扫描二维码推送至手机访问。

版权声明:本文由我的FPGA发布,如需转载请注明出处。

本文链接:https://world.myfpga.cn/index.php/post/296.html

分享给朋友:

“解决INCISIVE152仿真时遇到GND冲突的问题” 的相关文章

SOC 在线修改设备树和FPGA配置文件 并在线配置FPGA

SOC 在线修改设备树和FPGA配置文件 并在线配置FPGA

测试过的平台:     1、DE-10 Cyclone V开发板              ...

Verilog实现时钟分频(奇数分频,偶数分频)二分频 三分频 四分频 五分频

Verilog实现时钟分频(奇数分频,偶数分频)二分频 三分频 四分频 五分频

完整工程文件:clkdiv.zip//------------------------------------------------------// File Name        : clkdiv.v// Author     &nb...

Xilinx FIFO和ILA学习

Xilinx FIFO和ILA学习

`timescale 1ns / 1ps//-------------------------------------------------------//Filename       ﹕ FIFO_TOP.v//Author      ...

CDC 单脉冲信号处理

CDC 单脉冲信号处理

代码中的Sys_clk其实是没有用到的,项目文件:cdc_single.zip//------------------------------------------------------// File Name        : cdc.v// Autho...

点亮LED灯实验

点亮LED灯实验

设计流程:设计规划 -> 波形绘制 -> 代码编写 -> 代码编译 -> 逻辑仿真 -> 波形对比 -> 绑定管脚 -> 分析综合布局布线 -> 上板验证新建项目文件夹(led):Doc:放置文档资料(数据手册、波形图、文档、项目日志)Pri:放置工程...