FIFO实验
FIFO是一种先进先出的数据缓存器，在逻辑设计里面用的非常多，FIFO设计可以说是逻辑设计人员必 须掌握的常识性设计。FIFO一般用在隔离两边读写带宽不一致，或者位宽不一样的地方。
“FIFO实验” 的相关文章
FPGA ALARM FPGA多功能闹钟 完整项目 内含上位机
一、项目简述本项目使用苏州硬禾信息科技有限公司设计的小脚丫FPGA开发板设计了一个完成定时、测温、报警、控制的小项目，并通过上位机显示、下发音乐配置数据。本项目B站介绍：https://www.bilibili.com/video/BV1Vh411k7QV/二、研究进展（一）研究内容：l ...
基础实验十三，DS18B20温度传感器
//==========================================================================// Author : ChanRa1n// Description: Training for Intel FPGA/...
Verilog实现时钟分频(奇数分频，偶数分频)二分频 三分频 四分频 五分频
完整工程文件：clkdiv.zip//------------------------------------------------------// File Name : clkdiv.v// Author &nb...
Verilog实现串并转换
项目文件：SIPO.zip//------------------------------------------------------// File Name : SIPO.v// Author &n...
CDC 单脉冲信号处理
代码中的Sys_clk其实是没有用到的，项目文件：cdc_single.zip//------------------------------------------------------// File Name : cdc.v// Autho...
点亮LED灯实验
设计流程：设计规划 -> 波形绘制 -> 代码编写 -> 代码编译 -> 逻辑仿真 -> 波形对比 -> 绑定管脚 -> 分析综合布局布线 -> 上板验证新建项目文件夹（led）：Doc：放置文档资料（数据手册、波形图、文档、项目日志）Pri：放置工程...
