FIFO实验
FIFO是一种先进先出的数据缓存器，在逻辑设计里面用的非常多，FIFO设计可以说是逻辑设计人员必 须掌握的常识性设计。FIFO一般用在隔离两边读写带宽不一致，或者位宽不一样的地方。
“FIFO实验” 的相关文章
Verilog实现时钟分频(奇数分频，偶数分频)二分频 三分频 四分频 五分频
完整工程文件：clkdiv.zip//------------------------------------------------------// File Name : clkdiv.v// Author &nb...
Xilinx FIFO和ILA学习
`timescale 1ns / 1ps//-------------------------------------------------------//Filename ﹕ FIFO_TOP.v//Author ...
3-8译码器
译码：译码是编码的逆过程，在编码时，每一种二进制的代码，都赋予了特殊的含义，即都表示了一个确定的信号或者对象。把代码状态的特定含义翻译出来的过程叫做译码，实现译码操作的电路称为译码器。译码器：一类多输入多输出的组合逻辑电路器件，其可以分为：变量译码和显示译码两类3-8译码器 模块框图：输出信号定义为...
全加器（层次化设计）
该篇博客根据上一篇半加器的设计，再结合层次化的设计思想来实现一个全加器！层次化设计理论部分：数字电路中根据模块层次的不同有两种基本的结构设计方法：自底向上的设计方法 和 自顶向下的设计方法自底向上（Bottom-Up） 自底向上的设计是一种传统的设计方法，对设计进行逐次划分的过程是从存...
FPGA时序分析和时序约束
时序分析：时序分析的目的就是通过分析FPGA设计中各个寄存器之间的数据和时钟传输路径，来分析数据延迟和时钟延迟之间的关系。一个设计OK的系统，必然能够保证整个系统中所有的寄存器都能够正确的寄存数据。数据和时钟传输路径是由EDA软件，通过针对特定器件布局布线得到的。时序约束：两个作用告知 EDA 软件...
单比特和多比特的信号处理
信号跨时钟域传输时，两个时钟的上升沿相位差没有固定关系，所以采样时钟很容易出现建立保持时间违例而采到亚稳态。使用两级同步器处理：两级同步器能降低亚稳态发生的概率，只是使信号变为稳态再往下传输，保证安全但并不保证正确。如上图，A信号建立保持时间，导致B为亚稳态，但是由于有F3的存在，使其有足够的时间恢...
